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Fakultät Informatik

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Wissenschaftliche Vorträge

Performance Optimization, Elasticity and Sustainability in BigData Cloud Computing

Wissenschaftlicher Vortrag (alle Studiengänge) von Prof. Xiaobo Zhou (Department of Computer Science, University of Colorado, Colorado Springs)

27.5.2015, 15:00 Uhr, APB 1004 (Ratssaal)

MapReduce, a parallel distributed programming model on clusters of commodity hardware, has emerged as the de facto standard for big data analytics. Big data analytics usually require distributed computing at scale which is often hard to afford for small business and institutes. Large MapReduce clusters also suffer from issues like low cluster efficiency. Cloud computing, unlocked by virtualization technology, allows the creation of dynamic virtual clusters with elastic resource allocation. Moving MapReduce into the cloud seems to be the promising future of efficient and affordable big data analytics. However, the heterogeneity, high dynamics and multi-tenancy of the Cloud, and the semantic gap between the MapReduce runtime and the resource manager of the cloud platform make building elastic and efficient virtual MapReduce clusters very challenging. This talk focuses on performance optimization and energy efficiency of BigData processing in the cloud. Specifically, it presents Ant, an adaptive task tuning approach that aims to automatically find the optimal MapReduce parameter settings for individual tasks running on different nodes, be it in a physical heterogeneous cluster or a virtual cluster in the cloud. It then introduces FlexSlot, a flexible slot management for moving Hadoop into the Cloud. FlexSlot provides a user-transparent task slot management scheme that coordinates the slot-based resource management of Hadoop with underlying cloud infrastructure. Furthermore, this talk discusses energy efficiency and sustainability of datacenter cloud computing. In specific, it presents ePower, an elastic power-aware resource provisioning of heterogeneous workloads in self-sustainable datacenters. The talk will conclude with discussions for potential research collaborations in the related fields.


Modellierung von On-Chip-Trace-Architekturen für eingebettete Systeme

Verteidigung im Promotionsverfahren von Dipl.-Ing. (FH) Kai-Uwe Irrgang (Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur)

5.6.2015, 9:00 Uhr, APB 1004 (Ratssaal)

Das als Trace bezeichnete nicht-invasive Aufzeichnen von Systemzuständen, während ein eingebettetes System unter realen Einsatzbedingungen in Echtzeit läuft und mit der Systemumgebung interagiert, ist ein wichtiger Teil von Softwaretests. Die Notwendigkeit für den On-Chip-Trace resultiert aus der rückläufigen Einsetzbarkeit etablierter Werkzeuge für den Off-Chip-Trace. Ein wesentlicher Bestandteil von On-Chip-Trace-Architekturen ist die Volumenreduktion der Tracedaten in deren Entstehungsgeschwindigkeit direkt auf dem Chip. Der Schwerpunkt liegt auf dem Trace des Instruktionsflusses von Prozessoren. Der aktuelle Stand der Forschung zeigt zwei Ausprägungen. Bei einfachen Lösungen ist der Kompressionsfaktor zu klein. Aufwendigere Lösungen liefern einen unvollständigen Instruktionstrace, wenn auch sequentielle Befehle bedingt ausgeführt werden. Bisher existieren keine Lösungen, die einen vollständigen Instruktionstrace mit hoher Kompression realisieren. Diese Lücke wird in der vorliegenden Arbeit geschlossen. Der systematische Entwurf der neuen On-Chip-Trace-Architektur beginnt mit der umfassenden Analyse typischer Benchmarkprogramme. Aus den Ergebnissen werden grundlegende Entwurfsentscheidungen abgeleitet. Diese Bitsequenzen von Ausführungsbits, die bei der bedingten Befehlsausführung entstehen, und die Zieladressen ausgeführter indirekter Sprünge werden in unabhängigen Kompressoren verarbeitet. Ein nachgeschalteter Kompressor für die Messages der anderen beiden Kompressoren ist optional und kann die Kompression weiter steigern. Diese Aufteilung stellt ein architektonisches Novum dar. Die Kompression von Bitsequenzen ist bisher ein weitestgehend unbehandeltes Feld. Implementiert worden ist hierfür ein gleitendes Wörterbuch mit der Granularität von Einzelbits. Die Vergleiche mit den untersuchten existierenden Architekturen zeigen die Überlegenheit der neuen Architektur bei der Kompression. Ein vollständiger Instruktionstrace ist für Prozessoren mit und ohne bedingt ausführbaren sequentiellen Befehlen realisiert worden.


Runtime MPI Correctness Checking with a Scalable Tools Infrastructure

Verteidigung im Promotionsverfahren von Dipl.-Inf. Tobias Hilbrich

8.6.2015, 9:00 Uhr, APB 1004 (Ratssaal)

Increasing computational demand of simulations motivates the use of parallel computing systems. At the same time, this parallelism poses challenges to application developers. The Message Passing Interface (MPI) is a de-facto standard for distributed memory programming in high performance computing. However, its use also enables complex parallel programing errors such as races, communication errors, and deadlocks. Automatic tools can assist application developers in the detection and removal of such errors. This thesis considers tools that detect such errors during an application run and advances them towards a combination of both precise checks (neither false positives nor false negatives) and scalability. This includes novel hierarchical checks that provide scalability, as well as a formal basis for a distributed deadlock detection approach.

At the same time, the development of parallel runtime tools is challenging and time consuming, especially if scalability and portability are key design goals. Current tool development projects often create similar tool components, while component reuse remains low. To provide a perspective towards more efficient tool development, which simplifies scalable implementations, component reuse, and tool integration, this thesis proposes an abstraction for a parallel tools infrastructure along with a prototype implementation. This abstraction overcomes the use of multiple interfaces for different types of tool functionality, which limit flexible component reuse. Thus, this thesis advances runtime error detection tools and uses their redesign and their increased scalability requirements to apply and evaluate a novel tool infrastructure abstraction. The new abstraction ultimately allows developers to focus on their tool functionality, rather than on developing or integrating common tool components. The use of such an abstraction in wide ranges of parallel runtime tool development projects could greatly increase component reuse. Thus, decreasing tool development time and cost. An application study with up to 16,384 application processes demonstrates the applicability of both the proposed runtime correctness concepts and of the proposed tools infrastructure.


Scalable Applications on Heterogeneous System Architectures: A Systematic Performance Analysis Framework

Vortrag im Promotionsverfahren (alle Studiengänge) von Robert Dietrich (Institut für Technische Informatik, Professur Rechnerarchitektur)

9.6.2015, 9:00 Uhr, APB 1004 (Ratssaal)

Supercomputers rated in the TOP 500 list increasingly utilize accelerator or co-processor technology to improve their performance and energy efficiency. Several programming paradigms have emerged to address these heterogeneus systems, which enables program developers to offload portions of their codes to massively-parallel hardware. Due to this new complexity in hardware and software design, efficient utilization of available hardware resources, as well as performance optimization at large scale, become more and more challenging. Performance analysis is a vital step in the application tuning process. As it is a complicated and time-consuming task, my thesis proposes a systematic and scalable approach to detect potential inefficiencies and code regions whose optimization will effectively reduce the overall application runtime. A combination of critical-path detection and root-cause analysis enables this contribution. An automatic post-mortem workflow applies the analysis to execution traces of heterogeneous applications. The analysis identifies crucial performance properties for individual program regions that guide developers in the optimization process. The focus of this work is on programming models that offload computations to accelerator or co-processor devices.
The status talk (Statusvortrag) provides an overview on existing performance analysis techniques and performance analysis tools for applications on heterogeneous architectures. Furthermore, I will present the current status of my work.

Diese Veranstaltung wird unterstützt von Professur für Rechnerarchitektur.


Sicherheit von Intra- und Inter-Session Network Coding

Präsentation der Bachelor-Arbeit von Ruken Anik (Institut für Systemarchitektur, Datenschutz und Datensicherheit)

12.6.2015, 9:00 Uhr, APB 3105 (Beratungsraum 3. Etage

Durch Network Coding kann Durchsatz, Energieeffizienz und Zuverlässigkeit der Datenübertragung im Fall von Paketverlust gesteigert werden. Die Grundidee ist dabei die Berechnung und das Senden linearer Kombinationen aus Datenpaketen. Im Fall von Intra-Session Network Coding werden diese Kombinationen aus Paketen eines Datenstroms berechnet, während bei Inter-Session Network Coding Pakete verschiedener Ströme miteinander kombiniert werden. Um die Vorteile beider Ansätze auszunutzen, wurden in der Literatur auch Protokolle vorgestellt, welche Intra- und Inter-Session Network Coding kombinieren.
Um eine sichere Übertragung von Nachrichten zu gewährleisten, müssen mögliche Angriffe untersucht und Maßnahmen zum Schutz vor diesen Angriffen umgesetzt werden. Für die grundlegenden Ansätze (Intra-Session bzw. Inter-Session Network Coding) gibt es dazu bereits umfangreiche Literatur. Im Rahmen dieser Arbeit sind Angriffsmöglichkeiten auf die kombinierten Protokolle zu untersuchen. Des Weiteren ist zu diskutieren, inwiefern bekannte Schutzmaßnahmen (insbesondere für Intra-Session Network Coding) für die kombinierten Protokolle anwendbar sind und mit welchem Aufwand dies möglich wäre.



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Stand: 23.5.2015, 11:16 Uhr
Autor: Webmaster